Fecha actual 21 Nov 2018, 17:50

  • Temas
    Mensajes
    Último mensaje
  • Temas
    Mensajes
    Último mensaje
  • Temas
    Mensajes
    Último mensaje
  • Temas
    Mensajes
    Último mensaje
  • Temas
    Mensajes
    Último mensaje
  • General
    Temas de diseño con HDL que no dependen de un lenguaje en particular, o que pueden aplicarse a cualquier lenguaje (diseño óptimo de FSM, optimizaciones para facilitar el timing closure, etc). Si hay que poner algún ejemplo podrá usarse VHDL o Verilog (o idealmente, el mismo ejemplo en ambos lenguajes)
    8 Temas
    45 Mensajes
    Último mensaje Re: Core de SNES
    por jepalza Ver último mensaje
    21 Nov 2018, 05:31
  • VHDL
    Diseño HDL con este lenguaje. Entidades y testbenchs. Estilo de codificación. Trucos, etc,
    0 Temas
    0 Mensajes
    No hay mensajes
     
  • Verilog / SystemVerilog
    Diseño HDL con este lenguaje. Módulos y testbenchs. Estilos y trucos de codificación, etc. NOTA: dado que hay entornos como ISE que soportan Verilog pero no SystemVerilog, señalad dentro de un post que de lo que se va a tratar es SystemVerilog si es el caso.
    11 Temas
    37 Mensajes
    Último mensaje FX68K, Core de 68000 con cicl…
    por skywalky Ver último mensaje
    14 Nov 2018, 15:41
  • Otros lenguajes HDL
    Handel-C, ABEL, SystemC, etc
    1 Temas
    5 Mensajes
    Último mensaje Re: Cosillas que hice hace mu…
    por Hark0 Ver último mensaje
    30 Ago 2018, 20:39

¿Quién está conectado?

En total hay 2 usuarios conectados :: 0 registrados, 0 ocultos y 2 invitados (basados en usuarios activos en los últimos 5 minutos)
La mayor cantidad de usuarios identificados fue 32 el 31 Ago 2018, 17:01

Estadísticas

Mensajes totales 778 • Temas totales 167 • Usuarios totales 120 • Nuestro usuario más reciente es andydansby