Diseño con HDL
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General
Temas de diseño con HDL que no dependen de un lenguaje en particular, o que pueden aplicarse a cualquier lenguaje (diseño óptimo de FSM, optimizaciones para facilitar el timing closure, etc). Si hay que poner algún ejemplo podrá usarse VHDL o Verilog (o idealmente, el mismo ejemplo en ambos lenguajes) - 11 Temas
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Re: FPGA para novatos
por macario Ver último mensaje
11 Abr 2020, 18:24
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VHDL
Diseño HDL con este lenguaje. Entidades y testbenchs. Estilo de codificación. Trucos, etc, - 0 Temas
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Verilog / SystemVerilog
Diseño HDL con este lenguaje. Módulos y testbenchs. Estilos y trucos de codificación, etc. NOTA: dado que hay entornos como ISE que soportan Verilog pero no SystemVerilog, señalad dentro de un post que de lo que se va a tratar es SystemVerilog si es el caso. - 18 Temas
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Re: Ejemplo de hola mundo - f…
por macario Ver último mensaje
08 Nov 2020, 19:14
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Otros lenguajes HDL
Handel-C, ABEL, SystemC, etc - 2 Temas
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¿Otro lenguaje de programació…
por Subcritical Ver último mensaje
03 Jun 2019, 07:42
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