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Estoy buscando un conversor de system a verilog normal, y no encuentro nada "bueno", nada que funcione bien. He localizado este: https://github.com/fukatani/systemverilog2verilog , pero es muy malo, es para cosas pequeñas y poco complejas. No lo hace bien.
Convertir a mano no es complicado, pero cuando son muchas líneas es una locura, y luego, hay cosas que no tienen equivalencia de uno a otro , como el comando "typedef enum" , sobre todo al usarlo como una estructura para crear un nuevo tipo de variable.

Usando el método de sustitución en un editor de textos como el notepad++, es posible ir cambiando cosas, por ejemplo, systemverilog permite crear matrices con un simple índice, por ejemplo "[7:0]variable[2]" mientras que en verilog no deja, y hay que añadir el índice "[7:0]variable[1:0]", pero luego, cuando se usa la variable, la cosa se complica, por que systemverilog deja asignar de golpe la variable, mientras que en verilog es necesario hacer por separado:
reg [7:0] var[4] = '{0, 0, 0, 0}; --> systemverilog

reg [7:0] var[3:0]; --> verilog, mas complejo
reg [7:0] var[3]=0;
reg [7:0] var[2]=0;
etc...

me quiero autocontestar: no he visto mas conversores que el citado, y he visto que es casi mas fácil hacerlo a mano con varias sustituciones, que usar programas mal hechos. Neuro_999 ya había convertido algunos a mano, y me ha hecho la conversión del que necesitaba, a pesar de que al final, no me sirve